FPGA电路设计全局优化关键技术-31513050205-信息系统2017预研
发布时间：2017-08-29
对接截止时间：2017-09-21
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功能用途
备注：2017年度信息系统预研指南无需通过网上对接，请按照互联网站“采购公告->其他公告”栏目2017年8月29日发布的“军委装备发展部信息系统局关于2017年全军共用信息系统装备预研指南发布公告”和“军委装备发展部信息系统局关于2017年全军共用信息系统装备预研立项评审工作规范（试行)”相关要求参与。
主要指标
研究方向：为了提升国产大容量FPGA芯片性能和国际竞争力，开展国际主流GRM FPGA架构与关键子电路凝练技术研究、面积负载时序全局建模技术研究、电路设计高效优化方法及其实现技术研究，以突破国产大容量高性能FPGA电路设计的全局优化关键技术，降低设计成本，提供芯片性能。
牵引性指标：通过调整电路晶体管尺寸来优化GRM FPGA芯片的整体时序性能 、面积性能 、时序面积综合性能 ，要求常规数月内完成的细粒度重复单元Tile电路的高质量晶体管尺寸优化任务压缩到数天内完成，电路设计效率至少要提高10倍以上；芯片整体时序性能中各关键电路贡献大小排比分布与用户标准STA软件分析得到的各关键电路贡献大小排比分布一致；关键电路优化后时序性能与其对应版图寄生参数提取进行后仿，两者容差最大不超过20%。
进度要求：2017～2019年。
成果形式：技术报告，电路优化程序、专利、论文、研究报告等。
最大支持单位数：1，每家单位经费限额：400万元。
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